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Budget di velocità I²C / SPI

Throughput effettivo rispetto al sample rate target. Tiene conto di overhead, bit ACK, start/stop e selezione del registro.

Layout della transazione I²C 400 kHz

Bus

Payload byte/transazione

Update rate Hz

Dispositivi sul bus

Note di ingegneria

9 bit per byte (8 di dati + 1 ACK).
Start + indirizzo + selezione registro + restart + indirizzo ripetuto ≈ ~30 bit per transazione.
La velocità di bus dichiarata è il periodo dell'SCL: il data rate effettivo è inferiore all'80% di quel valore.
Clock stretching: a slave may hold SCL low after any byte, inflating real transaction time.

Nessun bit ACK: l'overhead è solo il toggle del CS (~1 byte time).
Full-duplex; throughput utile = byte per trasferimento × frequenza / 8.
Con SPI basato su DMA la CPU è libera durante il trasferimento: verifica se la tua periferica supporta il chaining.

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