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Baud rate UART

Valore UBRR / divisore, baud rate effettivo ed errore di clock a partire dal clock dell'MCU e dal baud target. Resta sotto il 2% di errore per un UART asincrono affidabile.

Catena del divisore di clock tempo di bit — µs

Clock MCU Hz

Baud target bps

Oversampling

Offset registro

Note di ingegneria

Formula

UBRR = fclk / (OSR × baud) − offset
actual = fclk / (OSR × (UBRR + offset))
error = (actual − target) / target × 100

Soglie di errore

<0,5%: solidissimo anche al variare della temperatura.
0,5–2%: accettabile per frame brevi a temperatura ambiente.
>2%: probabili errori di framing — scegli un clock diverso o usa un divisore di baud frazionario.
I clock al quarzo battono gli RC interni per l'affidabilità seriale.

Risultato

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