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Budget de vitesse I²C / SPI

Débit effectif comparé à la cadence d'échantillonnage cible. Prend en compte le surdébit, les bits ACK, le start/stop et la sélection de registre.

Structure de la transaction I²C 400 kHz

Bus

Charge utile octets/transaction

Cadence de rafraîchissement Hz

Périphériques sur le bus

Notes d'ingénierie

9 bits par octet (8 de données + 1 ACK).
Start + adresse + sélection de registre + restart + adresse répétée ≈ ~30 bits par transaction.
La vitesse de bus annoncée correspond à la période SCL — le débit de données réel est inférieur à 80 % de cette valeur.
Clock stretching: a slave may hold SCL low after any byte, inflating real transaction time.

Pas de bits ACK — le surdébit se limite à la bascule du CS (≈ 1 temps d'octet).
Full-duplex ; débit utile = octets par transfert × fréquence / 8.
En SPI par DMA, le CPU est libre pendant le transfert — vérifiez si votre périphérique chaîne les transactions.

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