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IDB-SWE-012
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I²C / SPI
速度バジェット
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I²C / SPI 速度バジェット
実効スループットと目標サンプルレートの比較。オーバーヘッド、ACKビット、スタート/ストップ、レジスタ選択を考慮します。
トランザクション構成
I²C 400 kHz
SCL / SDA
S
start
ADDR · R/W
8 bits
A
ack
REG ADDR
8 bits
A
DATA × N + ACK
N × 9 bits
P
stop
CS / SCK / MOSI
CS↓
assert
DATA × N (8 bits / byte)
N × 8 bits, no ACK
CS↑
release
tx — µs
BUS UTILISATION (1 s)
— %
50%
80%
—
バス
I²C 100 kHz (standard)
I²C 400 kHz (fast)
I²C 1 MHz (fast+)
I²C 3.4 MHz (HS)
SPI 1 MHz
SPI 10 MHz
SPI 25 MHz
SPI 50 MHz
ペイロード
バイト/トランザクション
更新レート
Hz
バス上のデバイス数
エンジニアリングノート
I²Cオーバーヘッド
1バイトあたり9ビット(データ8 + ACK 1)。
スタート + アドレス + レジスタ選択 + リスタート + アドレス再送 ≈ 1トランザクションあたり約30ビット。
公称バス速度はSCL周期です。実データレートはその80%未満になります。
Clock stretching: a slave may hold SCL low after any byte, inflating real transaction time.
SPI
ACKビットなし。オーバーヘッドはCSトグルのみ(約1バイト時間)。
全二重。実効スループット = 転送あたりのバイト数 × 周波数 / 8。
DMAベースのSPIなら転送中にCPUは解放されます。ペリフェラルがチェーン可能か確認してください。
結果
ライブ